- lab01: ALU
- 使用 iverilog + Scansionl
- 完成情况：实验 + 报告已完成
- lab02: Reg
- 使用 iverilog + Scansion
- 完成情况：实验 + 报告已完成
- lab03: IP core
- 使用 ISE 14.7
- 完成情况：实验 + 报告已完成
- lab04: 有限状态机
- 使用 ISE 14.7
- 完成情况：实验 + 报告已完成
- lab05: MIPS 单周期 CPU 设计
- 使用 ISE 14.7 + MARS 4.5
- 完成情况：实验 + 报告已完成
- lab06: MIPS 多周期 CPU 设计
- 使用 ISE 14.7 + MARS 4.5
- 完成情况：实验 + 报告已完成
- lab07: MIPS 流水线 CPU 设计
- 使用 ISE 14.7 + MARS 4.5
- 完成情况：实现五级流水线，增加 10 + 条指令，实现断点中断（溢出中断有 bug ）
LeaFZ96/COD_exp
Lab of Computer Organization and Design in 2018 Fall