shima6172307 / automatic-verilog

automatic-verilog-vimscript

automatic-verilog

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一款基于vimscript的自动化verilog脚本。由automatic for Verilog & RtlTree修改而来，原作者zhangguo。

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1. 安装

1.1 简洁安装

将automatic.vim放入vim根目录下的plugin文件夹即可。

1.2 vim-plug

Plug 'HonkW93/automatic-verilog'

1.3 Vundle

Plugin 'HonkW93/automatic-verilog'

提示：此脚本可能会修改文本数据，请在使用前备份数据，防止数据覆盖等情况发生。

2. 特性

2.1 自动化

• 自动例化（AutoInst）
  • 支持跨文件夹搜索.v文件进行例化，支持文件夹递归（参考emacs verilog-mode）
  • 支持端口重刷（参考emacs verilog-mode）
  • 支持行尾自动添加端口类型input/output/inout （参考vim automatic-verilog）
  • 支持新增端口自动添加//INST_NEW（参考vim automatic-verilog）
  • 支持删除端口自动添加//INST_DEL（参考vim automatic-verilog）
  • 支持例化文件名与模块名不同的模块
  • 支持配置为修改端口自动不重刷
  • 支持 `ifdef及 `endif
• 自动参数（AutoPara）
  • 支持跨文件夹搜索.v文件进行例化，支持文件夹递归（参考emacs verilog-mode）
  • 支持参数重刷（参考emacs verilog-mode）
  • 支持新增端口自动添加//PARA_NEW（参考vim automatic-verilog）
  • 支持删除端口自动添加//PARA_DEL（参考vim automatic-verilog）
  • 支持parameter连续多个的写法，例如parameter A = 1, B = 5, C = 6
  • 支持配置为.A(A)或者.A(5)的写法
  • 支持配置为修改过的参数自动不重刷
  • 支持 `ifdef及 `endif
• 自动reg（AutoReg）
  • 支持端口output reg覆盖定义（参考emacs verilog-mode）
  • 支持always语句阻塞/非阻塞赋值reg获取（参考vim automatic-verilog）
    • 支持左端{}写法，但不支持此写法获取位宽
    • 支持左端[WIDTH1:WIDTH2]写法
    • 支持右端16'd1或 2'b01或 4'hf或`WIDTH'hf写法
    • 支持右端[WIDTH-1:0]或 [2*3-1:0]或[WIDTH1:WIDTH2]写法
    • 支持右端signal_a或 ~signal_a或！signal_a写法
    • 支持右端signal_a & signal_b | signal_c[2:0]写法
    • 支持右端en ? signal_b : signal_c[2:0]写法
    • 支持右端{}写法
    • 进行中...
• 自动wire（AutoWire）
  • 支持例化inst_wire自动获取
  • 支持assign语句wire自动获取
  • 进行中...
• 自动定义（AutoDef）
  • 支持AutoWire
  • 支持AutoReg
  • 支持多信号merge
  • 进行中...
• 自动接口（AutoInterface）
  • 梳理sv中interface的自动例化
  • 梳理中...
• 其他（Other）
• 梳理emacs verilog-mode中其他auto函数...
• 梳理中...

2.2 Rtl 树

• 通过RtlTree浏览Rtl结构
  • 支持跨文件夹
  • 内部集成tag

3. 演示

3.1 AutoInst

3.2 AutoPara

3.3 AutoParaValue

3.4 AutoReg

3.5 AutoWire

3.6 AutoDef

3.7 AutoArg

4. 文档

Vimcript-AutoMatic | HonkW

5. 更新

Update

6. 开源协议

GPL V3.0