undefined01 / riscv Goto Github PK

目前（ f84fd39 ）的测试使用ModelSim的testbench进行驱动。

使用的工具链

RISC-V 在线仿真

RISC-V Toolchain on Windows

现状

编写了Makefile脚本以及bin2hexfile工具，能够从汇编自动编译并生成初始化 RAM 需要的hex文件（为readmemh所需格式，非Quartus中的Hexadecimal (Intel Format) File格式）。

需要手动向riscv-test.vt中加载测试用例、手动设置执行步数以及设置assert断言。

需要手动向riscv-test.vt中加载测试用例，可以自动执行直到程序退出，然后手动设置断言。

To Do

• 针对指令本身功能编写更多测试用例

• 针对可能出现的时序问题编写更完善的测试用例

• 移植官方测试用例（ https://github.com/riscv/riscv-tests ）

• 配置更自动化的测试脚本

• 一键回归测试（可能是在想 Peach）

• 自动通过测试用例（汇编文件）生成REF输出（可能是在想 Peach）

由于暂时没有设计好如何让内存模块在一次读写中支持不同的长度，为了快速开发出原型进行验证和迭代，暂时放弃对非对齐地址以及非四字节读写的支持。

硬编码代码位置

id.v 两处

后续可能需要在ID、EX、MEM阶段之间额外传递内存访问长度，对流水线接口进行破坏性更改。

Core的实例化

可能的解决方案

仍旧沿用32位宽的 RAM 模块。读取时读取所在 4 Byte 的区块再进行分发。
但是写入时不能影响区块的其他数据，而写入必须在一个周期内完成。可能需要同时使用上升沿和下降沿：上升沿进行读取，组合电路修改，再在下降沿写回。

这样可能造成时序不稳定。

f84fd39

使用的流水线大致如图

在实现过程中有部分修改。

有部分流水线可以利用组合电路缩短周期。但是否适合缩短需要等待时序分析并设计时序约束后再进一步优化。

目前计划中的优化

• 将IF逻辑独立成一个模块（或IF模块和IF_ID衔接模块）

• 将IF获取pc对应指令的逻辑进行简化

• ID、EX、MEM、WB流水线中指令信号传递的优化
  包括但不限于传递给下一个流水线的数据，流水线模块间的交互逻辑，全局信号由哪个模块驱动

不那么重要的优化

• 分支预测

• 时序约束